器件硬件实现
搭建包含两个双轨腔量子比特和transmon耦合器的实验系统，用于实现SWS门。
利用三维λ/4同轴微波腔对构成双轨量子比特，三个SQUID transmon耦合器提供色散耦合和参数化beam-splitter相互作用，用于单比特门和双比特门。
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双轨擦除量子比特的纠缠门
An entangling gate for dual-rail erasure qubits
实验完整度
高包含器件设计、门序列实现、QST/IRB基准测试、错误结构分析（擦除、退相、比特翻转）及泄漏传播实验，并通过表面码模拟验证，多个独立证据层级。
主要模型
超导双轨腔量子比特系统 transmon耦合器 表面码模拟
重点核对
CZ门持续时间约500ns 擦除率：控制比特0.4%/门，目标比特0.096%/门 退相错误：目标比特0.0112%/门，控制比特0.039%/门，ZZ错误0.007%/门 比特翻转错误：约2.8e-6/门（控制比特） 每次测量平均次数（如106次）
摘要
量子纠错（QEC）很可能需要实现量子计算的全部潜力，但伴随着高昂的硬件开销和对物理量子比特低门错误率的要求。通过设计具有强错误层次结构的量子比特可以缓解这些要求，其中最常见的噪声信道也是最容易纠正的。当可检测的计算子空间外的泄漏错误占主导地位，而残余的泡利错误较少时，擦除量子比特可以实现这一点，从而获得更高的阈值和随码距改善的缩放。实际上，这些优势只有在整个门操作中尽可能保持错误层次结构的情况下才能实现。我们设计并实现了一个用于双轨腔量子比特的两量子比特纠缠门，这是一种在超导微波腔对中编码的擦除量子比特。我们的实验演示证实，在门操作过程中错误层次结构基本得以保持。该门速度很快（约500纳秒），每个门的擦除率低（约0.5%），残余泡利错误低于0.1%，并且强烈偏向于退相错误，其中比特翻转在10^-6水平上几乎不存在。这些结果使得能够更快地实现随着扩展而迅速抑制错误的纠错系统；我们用详细的表面码模拟支持了这一说法。
实验结论
提炼研究问题、关键发现与证据，快速把握文章的核心贡献。
- 研究问题
- 如何为双轨腔擦除量子比特设计并实现一个快速、低错误且保持错误层次的两量子比特纠缠门？
- 核心机制
- SWS门通过临时将激发从控制腔交换到transmon耦合器，利用耦合器与目标腔之间的强色散位移，实现CZ门，同时保持激发数守恒，从而保持擦除错误优势并抑制比特翻转。
- 主要证据
- 通过QST和IRB测量贝尔态保真度，提取每个门的擦除率、退相错误和比特翻转错误；通过量子过程断层扫描验证泄漏传播行为；表面码模拟显示Λ≈27。
- 研究意义
- 该门完成了双轨腔量子比特的工具箱，使其成为实现容错量子计算的有前景路径，其结构化错误特性有望提升表面码的纠错性能。
研究路径
按研究推进顺序梳理实验设计、验证步骤与关键观察。
SWS门序列实现
实现CZ门，利用色散相互作用产生纠缠相位。
通过三次操作：交换、等待、交换。首先将控制腔a2中的光子交换到耦合器，等待时间twait ≈ π/χbc，然后交换回，形成CZ门。
门基准测试
测量CZ门的保真度和错误率。
使用重复CZ门的QST和IRB，提取每个门的后选择保真度、擦除率、退相错误和比特翻转错误。
错误结构分析
量化控制比特和目标比特上的擦除、退相和比特翻转错误的不对称性。
通过重复门实验和Bell态断层扫描，分别提取控制比特和目标比特的擦除率、Z错误和比特翻转错误。
泄漏传播特性验证
验证当控制比特泄漏到|00>时，CZ门不执行，仅产生条件退相错误。
使用量子过程断层扫描，准备控制比特在不同状态，重复CZ门，并对目标比特进行过程断层扫描，分析泄漏条件信道。
研究方法
按研究目的归类文中使用的方法，便于定位所需技术。
产品清单
| 实验环节 | 名称 | 品牌 | 货号 |
|---|---|---|---|
| 器件硬件 | 超导微波腔 | -- | -- |
| SQUID transmon耦合器 | -- | -- |
关键环节
汇总复现实验时建议重点确认的条件及原文阅读提示。
| 环节 | 核对要点 |
|---|---|
| 器件硬件制造 | 腔体材料和几何尺寸；耦合器设计；耦合强度χbc和gac的具体数值；磁通泵浦参数。 阅读提示：Methods部分（无明确子节），或Supplementary Information部分II |
| SWS门序列实现 | 等待时间twait的具体设置；交换操作的脉冲参数；门总时长是否精确为500ns。 阅读提示：Main text的'The SWS CZ gate'部分和Fig. 1b |
| 门基准测试 | QST和IRB的具体参数：平均次数、随机种子数、门重复次数N的取值范围；门序列中的回波脉冲（X门）的插入方式。 阅读提示：Main text的'Gate benchmarking'部分和Fig. 2 |
| 错误结构分析 | 如何区分控制比特和目标比特的擦除和退相错误；测量比特翻转错误时的初始状态选择和电路设计。 阅读提示：Main text的'CZ gate noise structure'部分和Fig. 3 |
| 泄漏传播特性验证 | 量子过程断层扫描的具体电路和平均次数（10000和100000次）；泄漏条件的选择方法。 阅读提示：Main text的'CZ leakage propagation'部分和Fig. 4 |
| 表面码模拟 | 错误模型的具体参数（擦除率、退相率等）和Stim模拟设置；延迟擦除检查的策略和模拟方法。 阅读提示：Methods部分和Extended Data Fig. 1-2 |